机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计,适用于高速和低功耗应用
机译:用于DRAM应用中的抖动最小化的延迟锁定环设计技术
机译:深亚微米CMOS中的高速,低功率分频器和锁相环的设计
机译:基于Sub-200 fs RMS抖动电容乘法器环路滤波器的PLL,采用28 nm CMOS,适用于高速串行通信应用
机译:用于单片CMOS锁相和延迟锁定系统的低抖动设计技术。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:深亚微米CMOS中的高速,低功率分频器和锁相环的设计